Un pll lc de 8 a 12.5 ghz con doble vco y regulador ldo de ruido reducido para serdes multiprotocolo de múltiples carriles en tecnología cmos de 28 nm
Autores: Chen, Jian; Zhang, Wei; Sun, Qingqing; Liu, Lizheng
Idioma: Inglés
Editor: MDPI
Año: 2021
Acceso abierto
Artículo científico
2021
Un pll lc de 8 a 12.5 ghz con doble vco y regulador ldo de ruido reducido para serdes multiprotocolo de múltiples carriles en tecnología cmos de 28 nm
Categoría
Ingeniería y Tecnología
Subcategoría
Ingeniería Eléctrica y Electrónica
Palabras clave
Estudio
Inductancia capacitancia
Bucle de fase LC
Oscilador controlado por voltaje dual
VCO
Reducción de ruido
Regulador LDO de bajo desprendimiento
Aplicaciones de enlace serial multiprotocolo
Rango de ajuste de frecuencia
Basado en matriz de capacitores conmutados
área activa
Tecnología CMOS UMC de 28 nm 1P10M de óxido metálico complementario
Ruido de fase
Consumo de energía
Licencia
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Citaciones: Sin citaciones
Este estudio presenta un lazo de fase de inductancia capacitancia (LC) con un oscilador controlado por voltaje (VCO) dual y un regulador de caída baja (LDO) con reducción de ruido, que se utilizó en aplicaciones de enlace serie multiprotocolo de cuatro carriles. La arquitectura de VCO dual puede aumentar el rango total de ajuste de frecuencia para garantizar que el LC PLL logre una cobertura de enlace serie multiprotocolo de 8 a 12.5 Gbps. Dos VCOs LC basados en matriz de capacitores conmutados tienen un amplio rango de ajuste de frecuencia y una ganancia de VCO pequeña. El regulador LDO con reducción de ruido proporciona una fuente de alimentación de muy bajo ruido al VCO. El área activa ocupada por el LC PLL propuesto en tecnología de metal-óxido-semiconductor complementario (CMOS) UMC de 28 nm 1P10M es de 0.25 mm. El ruido de fase del VCO a 1 MHz es de -108.1 dBc/Hz. El consumo de energía del LC PLL con una fuente de alimentación de 1.8 V es de 16.5 mW.
Descripción
Este estudio presenta un lazo de fase de inductancia capacitancia (LC) con un oscilador controlado por voltaje (VCO) dual y un regulador de caída baja (LDO) con reducción de ruido, que se utilizó en aplicaciones de enlace serie multiprotocolo de cuatro carriles. La arquitectura de VCO dual puede aumentar el rango total de ajuste de frecuencia para garantizar que el LC PLL logre una cobertura de enlace serie multiprotocolo de 8 a 12.5 Gbps. Dos VCOs LC basados en matriz de capacitores conmutados tienen un amplio rango de ajuste de frecuencia y una ganancia de VCO pequeña. El regulador LDO con reducción de ruido proporciona una fuente de alimentación de muy bajo ruido al VCO. El área activa ocupada por el LC PLL propuesto en tecnología de metal-óxido-semiconductor complementario (CMOS) UMC de 28 nm 1P10M es de 0.25 mm. El ruido de fase del VCO a 1 MHz es de -108.1 dBc/Hz. El consumo de energía del LC PLL con una fuente de alimentación de 1.8 V es de 16.5 mW.