Este documento presenta el diseño de un bucle de fase (PLL) CMOS de 48 GHz para sistemas de comunicación de ondas milimétricas (mmWave) de 60 GHz. Para aplicaciones de transceptor de frecuencia intermedia deslizante (sliding-IF), se propone un esquema de generación de reloj en cuadratura de frecuencia fundamental PLL. Específicamente, con una red de punta en derivación capacitiva implícita, se realiza una técnica de filtrado armónico de segundo orden en el oscilador controlado por voltaje (VCO) para ampliar la respuesta de paso de banda, evitando así la compleja calibración del tanque resonante de modo común y mejorando el rendimiento de ruido de fase. Se adopta una topología robusta de divisor de frecuencia estática de lógica de corriente (CML) para realizar el preescalador y generar el reloj en cuadratura. Con la carga de punta en derivación capacitiva y el circuito de polarización robusto, se mejora el rango de bloqueo del divisor de frecuencia estática y el rendimiento de alta frecuencia, y se mejora su confiabilidad sobre las esquinas PVT. Para mejorar la relación de supresión de imagen del transceptor, se propone y verifica un esquema de calibración de fase de reloj en cuadratura. Fabricado en un proceso CMOS de 65 nm, el PLL ocupa un área central de 800 m x 950 m. En el rango de frecuencia de 45.2 a 52.6 GHz, el ruido de fase en banda medida del PLL es mejor que -90 dBc/Hz@100 KHz de desviación, y su jitter es inferior a 155 fs. Además, la espuria de referencia es inferior a -60 dBc/Hz.