La memoria de cambio de fase de celda multinivel (MLC PCM) es una solución atractiva para la memoria de próxima generación que está compuesta por dispositivos no volátiles basados en resistencia. La MLC PCM es superior a la memoria de acceso aleatorio dinámico (DRAM) en cuanto a escalabilidad y consumo de energía en reposo. Por lo tanto, varios estudios se han enfocado en la viabilidad de la memoria principal basada en MLC PCM. Los principales desafíos al reemplazar DRAM con MLC PCM son la baja fiabilidad, la vida útil limitada y la larga latencia de escritura, que son predominantemente afectados por el patrón de datos más vulnerable a errores. Basándose en las características físicas del PCM, donde la fiabilidad depende del patrón de datos, un PCM de tres niveles de celda (3LC) tiene un rendimiento y una vida útil significativamente mayores que un PCM de cuatro niveles de celda (4LC). Sin embargo, la densidad de almacenamiento está limitada por la asignación de datos binarios a ternarios. Este documento introduce una asignación de datos binarios a ternarios consciente de patrones vulnerables a errores utilizando 3LC PCM sin un código de corrección de errores (ECC) para mejorar la densidad de almacenamiento. Para mitigar la pérdida de densidad de almacenamiento causada por el 3LC PCM, se aplica una codificación de dos vías. La degradación del rendimiento se minimiza a través de la codificación paralela. Los resultados experimentales demuestran que el método propuesto mejora la densidad de almacenamiento en un 17.9%. Además, la vida útil y el rendimiento se mejoran en un 36.1% y un 38.8%, respectivamente, en comparación con los de un 4LC PCM con un ECC.