Este documento presenta optimizaciones simples pero efectivas para implementar núcleos de esquema de estimación de frecuencia de transmisión de datos utilizando Síntesis de Alto Nivel (HLS). El documento aborda problemas de diseño comunes a esquemas que utilizan grandes porciones de los recursos de RAM integrados en una FPGA. En primer lugar, se propone una solución basada en la arquitectura de Cola de Carga-Almacenamiento (LSQ) para resolver las dependencias de memoria asociadas con las tablas hash en un esquema de estimación de frecuencia. En segundo lugar, se explora la optimización del rendimiento a través de pragmas de alto nivel para lograr el mejor rendimiento posible. Por último, se evalúa una técnica basada en el preprocesamiento de la transmisión de datos en una pequeña memoria caché antes de actualizar el esquema para reducir el consumo de energía dinámica. Utilizando un compilador de HLS de Intel, una versión de hardware optimizada propuesta del popular esquema Count-Min que utiliza el 80% de la RAM integrada en una FPGA Intel Arria 10, logró más de 3 veces el rendimiento de una implementación de línea base no optimizada. Además, la tasa de actualización del esquema se reduce significativamente cuando la transmisión de entrada está sesgada. Esto, a su vez, minimiza el efecto del alto rendimiento en el consumo de energía dinámica. En comparación con los esquemas de FPGA en la literatura publicada, el esquema presentado es el esquema más completo en términos de características y versatilidad. En términos de rendimiento, el esquema presentado está a la par con los esquemas más rápidos optimizados a nivel de Transferencia de Registro (RTL).