En el diseño de circuitos integrados (CI) para procesos de fabricación avanzados, los procesos de mejora iterativos son un enfoque comúnmente utilizado para mejorar la calidad del diseño, particularmente para circuitos de baja energía y alta frecuencia. Los efectos dependientes del diseño (LDEs) afectan el diseño y la fabricación de CI, lo que resulta en diferencias en la funcionalidad y rendimiento del circuito en la pre-simulación versus la post-simulación. Estas diferencias pueden aumentar considerablemente la duración de los ciclos de iteración del diseño. Las fundiciones han intentado acelerar el proceso de diseño iterativo proporcionando bibliotecas de kits de diseño de procesos a los diseñadores de CI. Sin embargo, estos kits no pueden mitigar completamente el efecto negativo de los LDEs en el diseño para fabricabilidad (DFM) ni eliminar la diferencia entre los resultados de pre-simulación y post-simulación. Para abordar este problema, este estudio propuso un proceso de diseño basado en algoritmos en el cual un diseñador de CI puede utilizar la extracción parasitaria de diseño para extraer los parámetros de DFM de todos los componentes en un circuito antes del proceso de enrutamiento; estos parámetros incluyen listas de redes que describen la conectividad interna de los componentes, así como su interconectividad con otros componentes. En consecuencia, el diseñador de CI puede determinar los efectos de los parámetros de DFM en el circuito y modificarlos de antemano si es necesario. Cuando los LDEs generados por la colocación de dispositivos se han confirmado que no afectan las propiedades del circuito, se puede realizar la verificación física del enrutamiento de cables metálicos en el diseño de CI. En esta verificación, las post-simulaciones solo necesitan centrarse en los problemas relacionados con la carga de los cables y los efectos de temporización del enrutamiento de metal. El proceso de diseño propuesto es útil para mitigar LDEs en el diseño de CI y reduce considerablemente el tiempo requerido para los procesos de mejora iterativos. Específicamente, este estudio proporciona un método para mejorar los ciclos de iteración del diseño y brinda pautas para analizar los factores que obstaculizan la funcionalidad y el rendimiento del dispositivo CI. En resumen, varios problemas pueden resolverse extrayendo por separado los parámetros de DFM asociados con LDEs y los parámetros parásitos asociados con el enrutamiento.