Con el rápido desarrollo de modelos de aprendizaje profundo, especialmente la amplia adopción de arquitecturas de transformadores, la demanda de aceleradores de hardware eficientes con matrices de compuertas programables en campo (FPGAs) ha aumentado debido a su flexibilidad y ventajas de rendimiento. Aunque la síntesis de alto nivel puede acortar el ciclo de diseño de hardware, determinar el ancho de bits óptimo para varios diseños de transformadores sigue siendo un desafío. Por lo tanto, este documento propone una técnica novedosa basada en una arquitectura de hardware de transformador predefinida adaptada para varios tipos de FPGAs. El método propuesto aprovecha un mecanismo impulsado por aprendizaje por refuerzo para adaptar y optimizar automáticamente la configuración del ancho de bits en función de las variantes de transformador proporcionadas por el usuario durante la inferencia en un FPGA, aliviando significativamente los desafíos relacionados con la optimización del ancho de bits. Se analizó el efecto de la configuración del ancho de bits en la utilización de recursos y el rendimiento en diferentes tipos de FPGAs. La eficacia del método propuesto se demostró optimizando la configuración del ancho de bits para las inferencias de modelos basados en transformadores de los usuarios en un FPGA. El uso de la arquitectura de hardware predefinida mejoró significativamente el rendimiento. En general, el método propuesto permite implementaciones efectivas y optimizadas de modelos basados en transformadores proporcionados por el usuario en un FPGA, allanando el camino para aceleradores de aprendizaje profundo basados en FPGA de borde mientras se reduce el tiempo y el esfuerzo normalmente requeridos en el ajuste fino de la configuración del ancho de bits.