A medida que la complejidad de las redes neuronales convolucionales (CNN) continúa aumentando, el despliegue eficiente en plataformas de hardware con limitaciones computacionales se ha convertido en un desafío significativo. En este contexto, las matrices de puertas programables en campo (FPGA) emergen como una plataforma de aceleración de CNN en ascenso debido a su eficiencia energética inherente, reconfigurabilidad y capacidades de procesamiento paralelo. Este documento establece un marco analítico sistemático para explorar estrategias de optimización de CNN en FPGA desde perspectivas algorítmicas y de hardware. Se enfatizan las metodologías de co-diseño entre algoritmos y hardware, extendiendo estos conceptos a otras aplicaciones de sistemas embebidos. Además, el documento resume los marcos actuales de evaluación de rendimiento para evaluar la efectividad de los esquemas de aceleración de manera integral. Finalmente, basándose en trabajos existentes, identifica los desafíos clave en este campo y esboza direcciones futuras de investigación.