El límite de retraso en los sistemas en chips (SoC) representa el tiempo de recorrido peor caso de la comunicación en chip. En los SoC basados en red en chip (NoC), optimizar el límite de retraso es un desafío debido a dos aspectos: (1) el límite de retraso es difícil de obtener mediante métodos tradicionales como la simulación; (2) el límite de retraso cambia con las diferentes asignaciones de aplicaciones. En este documento, proponemos un método de optimización de límite de retraso utilizando algoritmos de optimización de luciérnagas discretas (DBFA). Primero, presentamos un modelo formal analítico de límite de retraso basado en cálculo de red tanto para enrutamiento unipath como multipath en NoCs. Luego, establecemos cada flujo en la aplicación como el flujo objetivo y calculamos el límite de retraso utilizando el modelo propuesto. Finalmente, adoptamos el algoritmo de luciérnagas (FA) como el método de optimización para minimizar el límite de retraso. Utilizamos patrones de la industria (decodificador de plano de objeto de video (VOPD), visualización de múltiples ventanas (MWD), etc.) para verificar la efectividad del método de optimización de límite de retraso. Los experimentos muestran que el método propuesto es tanto efectivo como confiable, con una optimización máxima del 42.86%.