Los diseñadores de computación satelital y en el borde desarrollan algoritmos que restringen la utilización de recursos y el tiempo de ejecución. Entre estos esfuerzos de diseño, la optimización de la Transformada Rápida de Fourier (FFT), clave para muchas tareas, ha llevado principalmente a aceleradores de hardware específicos para FFT en el lugar. Con el objetivo de mejorar el rendimiento de la FFT en procesadores y dispositivos de computación con recursos limitados, el presente documento mejora la eficiencia de la FFT radix-2 al explorar los beneficios de una técnica en el lugar. Primero, presentamos las ventajas de organizar el único banco de memoria de los procesadores para almacenar dos (2) elementos de FFT en cada dirección de memoria y proporcionar carga y almacenamiento paralelos de cada par de datos de FFT. En segundo lugar, optimizamos las configuraciones de punto flotante (FP) y punto flotante en bloque (BFP) para mejorar el rendimiento de la relación señal-ruido (SNR) de la FFT y la utilización de recursos. Las técnicas resultantes reducen los requisitos de memoria a la mitad y mejoran significativamente el rendimiento temporal de la representación BFP predominante. La ejecución de entradas que van desde 1K hasta 16K puntos de FFT, utilizando números de 8 bits o 16 bits como FP o BFP, en el Atmel AVR32 y la Unidad de Procesamiento de Visión (VPU) Intel Movidius Myriad 2, el dispositivo de borde Raspberry Pi Zero 2W y un acelerador de bajo costo en el Xilinx Zynq 7000 Field Programmable Gate Array (FPGA), valida la mejora en el rendimiento del método.