El diseño de OTAs de una sola etapa para circuitos de conmutación de capacitores precisos implica desafiantes compensaciones entre velocidad y consumo de energía. La adición de un circuito Mejorador de Tasa de Pendiente (SRE) colocado en paralelo al OTA principal (SRE de tipo paralelo) constituye una solución viable para reducir el tiempo de establecimiento, a costa de un sobrecosto de baja potencia y sin modificaciones del OTA principal. En este trabajo, se ha desarrollado un modelo analítico práctico para predecir la reducción del tiempo de establecimiento alcanzable con sistemas OTA/SRE y mostrar el efecto de los diversos parámetros de diseño. El modelo se ha aplicado a un caso real, que consiste en la combinación de un OTA de cascode plegado estándar con una solución SRE de tipo paralelo existente. Las simulaciones realizadas en un circuito diseñado con una tecnología CMOS comercial de 180 nm revelaron que la reducción real del tiempo de establecimiento fue significativamente menor que la predicha por el modelo. Esta discrepancia se explicó teniendo en cuenta los retrasos internos del SRE, que se agravan cuando se combina una alta ganancia de corriente de salida con una alta eficiencia energética. Para superar este problema, proponemos una modificación simple del circuito SRE original, que consiste en la adición de un solo capacitor que aumenta temporalmente las corrientes OTA/SRE reduciendo el retraso interno de encendido. Con el enfoque propuesto se ha demostrado una reducción del tiempo de establecimiento del 57% con un SRE que introduce solo un sobrecosto de potencia del 10% con respecto a la solución de un solo OTA. La robustez de los resultados ha sido validada mediante simulaciones de Monte Carlo.