En este documento, diseñamos y comparamos siete topologías híbridas significativas de sumadores completos de un bit que están optimizadas en términos de compensaciones de energía-retardo para operar en sumadores de acarreo en serie multibit. El objetivo es proporcionar al diseñador un enfoque simple y poderoso para elegir la mejor topología para un presupuesto de energía dado, rendimiento de velocidad, o cualquier combinación de ambos. El diseño y la comparación tratan con sumadores de acarreo en serie de 4 bits y 8 bits y explotan la derivación de las curvas eficientes en energía en el espacio de retardo. Para hacerlo, primero definimos los procedimientos para obtener el consumo de energía y el retardo de propagación mediante la simulación de un sumador de acarreo en serie diseñado a nivel de transistor. Luego, introducimos una metodología de diseño para optimizar un sumador de acarreo en serie minimizando algunas cifras significativas en términos de compensaciones de energía-retardo. La comparación de las curvas eficientes en energía nos permite hacer una comparación simple y efectiva, así como identificar las mejores topologías de sumadores completos de un bit.