Implementación óptima de convertidores de tiempo a digital de línea de retardo con toma en FPGA Xilinx UltraScale de 20 nm
Autores: Morabito, Mattia; Lusardi, Nicola; Garzetti, Fabio; Fiumicelli, Gabriele; Bonanno, Gabriele; Ronconi, Enrico; Costa, Andrea; Geraci, Angelo
Idioma: Inglés
Editor: MDPI
Año: 2024
Acceso abierto
Artículo científico
2024
Implementación óptima de convertidores de tiempo a digital de línea de retardo con toma en FPGA Xilinx UltraScale de 20 nm
Categoría
Ingeniería y Tecnología
Subcategoría
Ingeniería Eléctrica y Electrónica
Palabras clave
Estudio
Estrategias de implementación
Tapped Delay Line
Convertidores de Tiempo a Digital
FPGA
Circuito Integrado Específico de Aplicación
Licencia
CC BY-SA – Atribución – Compartir Igual
Consultas: 41
Citaciones: Sin citaciones
Este estudio investigó estrategias de implementación para optimizar la precisión de los Convertidores de Tiempo a Digital (TDC) de Línea de Retardo Tapped (TDL) diseñados para las Field-Programmable Gate Arrays (FPGAs) UltraScale de Xilinx de 20 nm. Este proceso de optimización tiene como objetivo reducir la brecha de rendimiento entre los TDC basados en FPGA, que son más flexibles y adecuados para prototipos rápidos, y las soluciones de Circuitos Integrados Específicos de Aplicación (ASIC) de mejor rendimiento, haciendo que los TDC basados en FPGA sean viables para aplicaciones de vanguardia. Nuestras áreas clave de enfoque incluyeron el diseño óptimo del decodificador, el grado de sub-interpolación y la ubicación de los TDL, con énfasis particular en el esquema de distribución de reloj dentro del Bloque Lógico Configurable (CLB) para minimizar los efectos de Errores de Burbuja (BEs) y errores de cuantización. La investigación llevó al desarrollo y comparación de múltiples soluciones de TDC TDL implementadas en un dispositivo Kintex UltraScale (es decir, XCKU040-2FFVA1156E) alojado en una Placa de Evaluación de Propósito General KCU105 (EVB). De estas, surgieron dos soluciones principales: una con alta precisión y otra con baja área. La primera se caracterizó por una Precisión de Disparo Único (SSP) de 2.64 ps r.m.s., y por Errores de No Linealidad Diferencial e Integral (DNL/INL) de 0.523 ps y 16.939 ps, respectivamente, ocupando 883 CLBs y 126 kb de Memoria RAM en Bloque (BRAM). La segunda tuvo una SSP de 3.75 ps r.m.s., un DNL de 0.599 ps y un INL de 7.151 ps, y ocupa solo 259 CLBs y 72 kb de BRAM.
Descripción
Este estudio investigó estrategias de implementación para optimizar la precisión de los Convertidores de Tiempo a Digital (TDC) de Línea de Retardo Tapped (TDL) diseñados para las Field-Programmable Gate Arrays (FPGAs) UltraScale de Xilinx de 20 nm. Este proceso de optimización tiene como objetivo reducir la brecha de rendimiento entre los TDC basados en FPGA, que son más flexibles y adecuados para prototipos rápidos, y las soluciones de Circuitos Integrados Específicos de Aplicación (ASIC) de mejor rendimiento, haciendo que los TDC basados en FPGA sean viables para aplicaciones de vanguardia. Nuestras áreas clave de enfoque incluyeron el diseño óptimo del decodificador, el grado de sub-interpolación y la ubicación de los TDL, con énfasis particular en el esquema de distribución de reloj dentro del Bloque Lógico Configurable (CLB) para minimizar los efectos de Errores de Burbuja (BEs) y errores de cuantización. La investigación llevó al desarrollo y comparación de múltiples soluciones de TDC TDL implementadas en un dispositivo Kintex UltraScale (es decir, XCKU040-2FFVA1156E) alojado en una Placa de Evaluación de Propósito General KCU105 (EVB). De estas, surgieron dos soluciones principales: una con alta precisión y otra con baja área. La primera se caracterizó por una Precisión de Disparo Único (SSP) de 2.64 ps r.m.s., y por Errores de No Linealidad Diferencial e Integral (DNL/INL) de 0.523 ps y 16.939 ps, respectivamente, ocupando 883 CLBs y 126 kb de Memoria RAM en Bloque (BRAM). La segunda tuvo una SSP de 3.75 ps r.m.s., un DNL de 0.599 ps y un INL de 7.151 ps, y ocupa solo 259 CLBs y 72 kb de BRAM.