El rendimiento de los circuitos analógicos y de RF se ve ampliamente afectado por los parásitos de interconexión en el circuito. Con el avance de la tecnología, los parásitos de interconexión juegan un papel más importante en el deterioro del rendimiento. Para resolver este problema, los diseñadores deben repetir el proceso de diseño y validación del diseño. Con el fin de lograr una mejora en la eficiencia del diseño, en este documento se propone y aplica un método de predicción de parámetros parasitarios previos al diseño basado en Redes Neuronales Gráficas (GNN) a la optimización del diseño de un PLL de 28 nm. Con el nuevo método adoptado, la tasa de superposición de bandas de frecuencia del VCO se mejora en un 2.3 por ciento con un esfuerzo de diseño igual. Del mismo modo, el CP optimizado es superior al método tradicional con un tiempo de desajuste de 15 ps. Estas mejoras se logran bajo la premisa de ahorrar considerablemente en las iteraciones de optimización y los costos de verificación.