Uno de los problemas muy importantes relacionados con el diseño basado en FPGA es reducir la cantidad de hardware en los circuitos implementados. En este documento, discutimos la implementación de máquinas de estado finitas Mealy mediante circuitos que consisten en tablas de búsqueda (LUT). Se propone un método para reducir el recuento de LUT de circuitos de tres bloques de FSMs Mealy. El método se basa en encontrar una partición del conjunto de estados internos por clases de estados compatibles. Para reducir el recuento de LUT, proponemos un tipo especial de código de estado, llamado códigos de estado complejos. Los códigos complejos incluyen dos partes. La primera parte incluye los códigos binarios de un estado como elemento de alguna clase de partición. La segunda parte consiste en el código de la clase de partición correspondiente. El uso de códigos de estado complejos permite obtener circuitos de FSM basados en FPGA con exactamente cuatro bloques lógicos. Si se cumplen algunas condiciones, entonces cualquier función de FSM de los primeros y segundos bloques se implementa mediante un solo LUT. El tercer nivel se representa como una red de multiplexores. Estos multiplexores generan colecciones de codificación variable adicionales de salidas o funciones de memoria de entrada. El cuarto nivel genera salidas de FSM. Se muestra y discute un ejemplo de síntesis y resultados experimentales. Los experimentos demuestran que el enfoque propuesto permite reducir el hardware en comparación con métodos como auto y one-hot de Vivado, JEDI. Además, el enfoque propuesto produce circuitos con menos LUTs que para FSMs Mealy de tres niveles basados en el uso conjunto de varios métodos de descomposición estructural. Los experimentos muestran que nuestro enfoque permite reducir el recuento de LUTs en promedio del 11 al 77 por ciento. A medida que aumenta la complejidad de un FSM, la ganancia de la aplicación del método propuesto crece; lo mismo ocurre tanto para el rendimiento como para el consumo de energía del FSM.