En la actualidad, se realiza una gran cantidad de investigaciones sobre la introducción e implementación de nuevos sistemas caóticos de orden fraccional. En la mayoría de los casos, la implementación se realiza utilizando hardware integrado, y rara vez se utiliza tecnología de circuitos integrados (IC). Esto se debe a la falta de herramientas de automatización de diseño que van desde el nivel del sistema hasta el diseño de diseño de diseño. A nivel de sistema, el desafío es garantizar el comportamiento caótico variando todos los parámetros mientras se optimizan las características dinámicas, como el espectro de Lyapunov y la dimensión de Kaplan-Yorke. Mediante el uso de hardware integrado, la implementación es directa, pero se debe realizar un proceso de escalado para el diseño de IC, en el cual los sesgos pueden ser inferiores a 1 voltio pero las amplitudes de las variables de estado de los sistemas caóticos pueden tener valores superiores a uno. De esta manera, este documento describe tres niveles de abstracción para diseñar sistemas caóticos de orden fraccional: El primero muestra la optimización de un estudio de caso, el modelo matemático del sistema de Lorenz de orden fraccional para encontrar los órdenes fraccionarios de las derivadas, y los coeficientes que generan un mejor comportamiento caótico. El segundo nivel es la descripción en bloque de una solución del modelo matemático, en el cual las derivadas de orden fraccional se aproximan en el dominio de Laplace por varios métodos de aproximación. El tercer nivel muestra el diseño de IC utilizando tecnología de óxido de metal complementario-semiconductor (CMOS). Las funciones de transferencia que aproximan las derivadas de orden fraccional son sintetizadas por filtros activos que son diseñados utilizando amplificadores operacionales de transconductancia (OTAs). Los OTAs también se utilizan para diseñar sumadores y restadores, y la multiplicación de variables se realiza diseñando un multiplicador de cuatro cuadrantes CMOS. El documento muestra que los resultados de simulación escalando el modelo matemático para tener amplitudes inferiores a +/-1 están en buen acuerdo con los resultados utilizando tecnología de IC CMOS de 180 nm.