Se propone un método que tiene como objetivo reducir el hardware en circuitos basados en FPGA de máquinas de estado finito (FSMs) de Mealy. El método propuesto es un tipo de método de descomposición estructural. Su principal objetivo es reducir el número de elementos de tabla de búsqueda (LUT) en los circuitos de FSM en comparación con el circuito de FSM de tres bloques. La idea principal del método propuesto es el uso de códigos de colecciones de salidas de FSM para reemplazar las entradas de FSM y las variables de estado. Las transiciones entre estados se definen utilizando colecciones de salidas generadas en dos ciclos de sincronización adyacentes. Una de las colecciones de códigos de salida se mantiene en un registro. Para optimizar la generación de bloques de salidas de FSM, se propone un nuevo tipo de códigos de estado. Un estado se codifica como un elemento de alguna clase de estados. Este enfoque permite disminuir tanto el número de niveles lógicos como las interconexiones entre niveles en el circuito de FSM basado en LUT. Se muestra un ejemplo de un circuito de FSM de Mealy basado en LUT con el método propuesto aplicado. Además, se presentan los resultados de nuestra investigación. La investigación se realizó utilizando la herramienta CAD Vivado de Xilinx. Los experimentos demuestran que el enfoque propuesto permite reducir el hardware en comparación con métodos conocidos como Auto y One-hot de Vivado, y JEDI. Además, el enfoque propuesto da mejores resultados que un método basado en el reemplazo simultáneo de entradas y codificación de colecciones de salidas. En comparación con los circuitos de los FSM de tres bloques, el recuento de LUT se reduce en un promedio del 10.07% sin una reducción significativa en el valor de la frecuencia de operación. La ganancia en el recuento de LUT aumenta con el aumento del número de estados e entradas de FSM.