Este documento describe pulsos de preénfasis (PE) para reducir el tiempo de acceso de la línea de bits (BL) en la memoria flash NAND. Se investigan los anchos óptimos de los pulsos de PE y los tiempos mínimos de retraso de BL resultantes, donde el retraso de BL está determinado por la corriente de sensado en la terminal de entrada de un circuito de sensado en contraste con el retraso de la línea de palabras (WL) que está determinado por el voltaje de WL en la compuerta de una celda de memoria seleccionada. Se utilizan dos modelos de BL, a saber, un modelo de línea única (SLM) para la operación de lectura de BL blindada y un modelo de tres líneas (TLM) para la operación de lectura de todas las BL. Bajo la condición de que el retraso de la corriente de sensado se define por el tiempo en que la corriente de sensado se vuelve estable entre el 110% y el 90% de la corriente de la celda y el retraso del voltaje de BL se define por el tiempo en que el voltaje de BL en la celda seleccionada alcanza una ventana entre el 110% y el 90%, los resultados de la simulación SPICE muestran que el retraso de la corriente sensada y el retraso del voltaje de BL se reducen en un 43% y un 36% en el caso de SLM y en un 16% y un 28% en el caso de TLM, respectivamente. Por lo tanto, los resultados clave son los siguientes: (1) los pulsos de PE son efectivos para reducir el tiempo de retraso de la corriente de sensado para el acceso de BL, así como el tiempo de retraso del voltaje de BL tanto para SLM como para TLM; (2) la sensibilidad del pulso de PE en el tiempo de retraso es mucho mayor para el retraso de la corriente sensada que para el retraso del voltaje de BL debido a la ausencia de filtrado con el elemento de retraso RC en el retraso de BL; y (3) el control de pulsos de PE dependiente de la dirección puede reducir significativamente el retraso de la corriente de sensado, especialmente para el acceso a celdas ubicadas cerca del circuito de sensado.