Estudios previos han demostrado que la aplicación del codificador M en los estándares de codificación de video H.264/AVC y H.265/HEVC permite implementaciones altamente paralelas sin disminuir las frecuencias máximas. Aunque la limitación principal en el rendimiento, proveniente de la actualización del registro de rango, puede ser eliminada, otras limitaciones están asociadas con el procesamiento de registros bajos. Su impacto negativo se revela en grados más altos de paralelismo, lo que lleva a una saturación gradual del rendimiento. Este documento presenta optimizaciones introducidas en la arquitectura de hardware generativo para aumentar los rendimientos y eficiencias de hardware. En primer lugar, puede procesar más de una subserie en modo de bypass en un ciclo de reloj. En segundo lugar, las contribuciones agregadas al flujo de código se almacenan en búfer antes de la actualización del registro bajo. En tercer lugar, se reduce el número de contribuciones utilizadas para actualizar el registro bajo en un ciclo de reloj para ahorrar recursos. En cuarto lugar, el desplazamiento de renormalización máximo de un ciclo de reloj del registro bajo se aumenta de 32 a 64 posiciones de bits. Como resultado de estas optimizaciones, el codificador aritmético binario, configurado para longitudes de serie de 27 y 2 símbolos, aumenta el rendimiento de 18.37 a 37.42 símbolos por ciclo de reloj para la compresión de alta calidad H.265/HEVC. El consumo lógico aumenta de 205.6k a 246.1k compuertas al ser sintetizado en tecnología TSMC de 90 nm. El diseño puede operar a 570 MHz.