Se discute en este artículo un algoritmo de ubicación de chiplets para integración de IC 2.5-D en un interposer. Inspirado en el problema de mapeo de NoC (red en chip), proponemos un nuevo algoritmo de ubicación de chiplets llamado CCEOA (algoritmo de optimización de energía de comunicación de chiplet), que tiene en cuenta el tamaño real del chiplet. El CCEOA puede mapear chiplets a una topología de malla, lo que resulta en un diseño con un bajo consumo de energía de comunicación (CEC, por sus siglas en inglés). El algoritmo considera el espaciado de los chiplets al seleccionar los nodos iniciales y los nodos para mapear el siguiente chiplet. Además, dado que existen nodos que resultan en el mismo incremento de CEC durante el proceso de mapeo, el algoritmo adopta una estrategia de exploración local secundaria para seleccionar nodos adicionales. Mientras tanto, también se consideran las ubicaciones lateral y vertical de los chiplets. El algoritmo se implementa y evalúa con una integración de IC 2.5-D con 22 chiplets para demostrar su eficiencia y precisión.