Las SRAM subumbrales son beneficiosas para diversas aplicaciones con restricciones energéticas. Los SRAM tradicionales de 6T muestran una pobre estabilidad de celda con la escala de voltaje. Con este fin, se han reportado varios diseños de celdas de 8T a 16T para mejorar la estabilidad. Sin embargo, estos sufren de disturbios o consumen una gran sobrecarga de área de bits. Además, algunas opciones de celdas tienen una capacidad de escritura limitada. Este artículo presenta una nueva SRAM estática de 8T para una operación subumbral confiable. La celda emplea un esquema totalmente diferencial y cuenta con un acceso de cruce de punto. Un sesgo de celda adaptativo para cada modo de operación elimina el disturbio de lectura y amplía la capacidad de escritura, así como la estabilidad de medio-selecto en un área de bits pequeña y rentable. La celda de bits también puede soportar un bit-intercalado eficiente. Para verificar la técnica SRAM, se implementó un macro de 32 kbits que incorpora la celda propuesta con un proceso CMOS de baja potencia de 180 nm industrial. A 0.4 V y temperatura ambiente, la celda propuesta logra una capacidad de escritura 3.6 veces mejor y una estabilidad de lectura ficticia 2.6 veces mayor en comparación con la celda de 8T comercializada. La SRAM de 32 kbits opera con éxito hasta 0.21 V (~0.27 V por debajo del voltaje umbral del transistor). En su voltaje de funcionamiento más bajo, la potencia de fuga en modo de suspensión de toda la SRAM es de 7.75 nW. Muchos resultados de diseño indican que el diseño SRAM propuesto, aplicable a un proceso agresivamente escalado, podría ser muy útil para realizar SRAMs robustas de ultra bajo voltaje rentables.