Núcleo de servidor de tiempo de alto rendimiento para sistema en chip de FPGA
Autores: Viejo, Julian; Juan-Chico, Jorge; Bellido, ManuelJ.; Ruiz-de-Clavijo, Paulino; Guerrero, David; Ostua, Enrique; Cano, German
Idioma: Inglés
Editor: MDPI
Año: 2019
Acceso abierto
Artículo científico
2019
Núcleo de servidor de tiempo de alto rendimiento para sistema en chip de FPGA
Categoría
Ingeniería y Tecnología
Subcategoría
Ingeniería Eléctrica y Electrónica
Palabras clave
Diseño
Implementación
Núcleo del servidor de protocolo de tiempo de red
Optimizado para hardware
Algoritmo de mantenimiento del tiempo
Rendimiento
Licencia
CC BY-SA – Atribución – Compartir Igual
Consultas: 32
Citaciones: Sin citaciones
Este documento presenta el diseño completo e implementación de un núcleo de servidor de protocolo de tiempo de red de bajo costo y bajo tamaño para matrices de compuertas programables en campo. El núcleo utiliza una arquitectura modular cuidadosamente diseñada, que está completamente implementada en hardware utilizando circuitos y sistemas digitales. Las novedades más notables introducidas son una implementación de algoritmo de mantenimiento de tiempo optimizado para hardware y una pila de protocolos completamente en hardware y configuración automática de red. Como resultado, el núcleo es capaz de lograr una precisión y rendimiento similares al equipo típico de servidor de protocolo de tiempo de red de alto rendimiento. El núcleo utiliza un receptor estándar de sistema de posicionamiento global como referencia de tiempo, tiene un pequeño tamaño y puede adaptarse fácilmente en un chip programable de rango bajo, reduciendo significativamente el tamaño de los sistemas de sincronización de tiempo en sistema en chip previos. Los resultados de precisión y rendimiento muestran que el núcleo puede atender a cientos de miles de clientes de tiempo de red con una degradación de precisión insignificante, a diferencia del equipo de servidor de tiempo de alto rendimiento de última generación. Por lo tanto, este núcleo proporciona una solución de servidor de tiempo valiosa para una amplia gama de aplicaciones de red incrustadas y distribuidas emergentes, como Internet de las cosas y la red inteligente, a una fracción del costo y tamaño de las soluciones discretas y embebidas actuales.
Descripción
Este documento presenta el diseño completo e implementación de un núcleo de servidor de protocolo de tiempo de red de bajo costo y bajo tamaño para matrices de compuertas programables en campo. El núcleo utiliza una arquitectura modular cuidadosamente diseñada, que está completamente implementada en hardware utilizando circuitos y sistemas digitales. Las novedades más notables introducidas son una implementación de algoritmo de mantenimiento de tiempo optimizado para hardware y una pila de protocolos completamente en hardware y configuración automática de red. Como resultado, el núcleo es capaz de lograr una precisión y rendimiento similares al equipo típico de servidor de protocolo de tiempo de red de alto rendimiento. El núcleo utiliza un receptor estándar de sistema de posicionamiento global como referencia de tiempo, tiene un pequeño tamaño y puede adaptarse fácilmente en un chip programable de rango bajo, reduciendo significativamente el tamaño de los sistemas de sincronización de tiempo en sistema en chip previos. Los resultados de precisión y rendimiento muestran que el núcleo puede atender a cientos de miles de clientes de tiempo de red con una degradación de precisión insignificante, a diferencia del equipo de servidor de tiempo de alto rendimiento de última generación. Por lo tanto, este núcleo proporciona una solución de servidor de tiempo valiosa para una amplia gama de aplicaciones de red incrustadas y distribuidas emergentes, como Internet de las cosas y la red inteligente, a una fracción del costo y tamaño de las soluciones discretas y embebidas actuales.