El multiplicador es el componente fundamental de muchos módulos informáticos. Como el componente más importante de un multiplicador, el sumador completo (FA) también tiene un impacto significativo en el rendimiento general. Los sumadores completos basados en la lógica de transistor de paso (PTL) han sido un campo de investigación muy popular en los últimos años, pero la demora desigual dificulta analizar la ruta crítica de los multiplicadores basados en sumadores completos PTL. En este documento, proponemos un modelo para evaluar la ruta crítica del multiplicador de matriz de ahorro de acarreos (CSA) que podría reducir el tamaño del conjunto de entrada de simulación de 4 G a 93 K para finalmente obtener la demora máxima del multiplicador. Proponemos un nuevo multiplicador CSA de baja potencia y alta velocidad basado en sumadores completos PTL y sumadores completos CMOS, utilizando nuestro modelo de evaluación de ruta crítica. El trabajo propuesto se implementa en el proceso de 28 nm. Utilizamos el modelo para reducir la demora del peor caso en un 14.5%. El multiplicador propuesto mejoró el producto de potencia y demora en un 9.4% sobre el multiplicador CMOS completo convencional.