Multiplicador de Agrupamiento y Descomposición de Alta Velocidad para Multiplicación Binaria
Autores: Padmanabhan, Khamalesh Kumar; Seerengasamy, Umadevi; Ponraj, Abraham Sudharson
Idioma: Inglés
Editor: MDPI
Año: 2022
Acceso abierto
Artículo científico
2022
Multiplicador de Agrupamiento y Descomposición de Alta Velocidad para Multiplicación Binaria
Categoría
Ingeniería y Tecnología
Subcategoría
Ingeniería Eléctrica y Electrónica
Palabras clave
Multiplicadores binarios
Tiempo computacional
Requisitos de hardware
Multiplicador de Agrupamiento y Descomposición (GD)
Procesamiento paralelo
Producto potencia-retardo
Licencia
CC BY-SA – Atribución – Compartir Igual
Consultas: 28
Citaciones: Sin citaciones
En los sistemas de cálculo que se utilizan con frecuencia en aplicaciones basadas en Procesamiento Digital de Señales (DSP) y Transformada Rápida de Fourier (FFT), los multiplicadores binarios desempeñan un papel crucial. Los multiplicadores son uno de los componentes aritméticos básicos utilizados, y requieren más recursos de hardware y tiempo de cálculo. Debido a esto, se han realizado numerosos estudios para disminuir el tiempo de cálculo y los requisitos de hardware. En este estudio de investigación sobre la reducción del tiempo de cálculo necesario, se propone un multiplicador binario de alta velocidad conocido como el multiplicador de Agrupación y Descomposición (GD). El multiplicador propuesto tiene como objetivo lograr competencia en algoritmos de procesamiento sobre arquitecturas de multiplicadores existentes mediante una combinación de la agrupación paralela de productos parciales del mismo tamaño y la descomposición de cada bit de producto parcial agrupado, con la suma final realizada utilizando un sumador lógico 5:2 (5LA). El uso de procesamiento paralelo y lógica de descomposición reduce el número de pasos de cálculo y, por lo tanto, logra una mayor velocidad en la multiplicación. La implementación de diseño físico y de front-end del multiplicador GD propuesto se ha realizado en la biblioteca de tecnología de 180 nm utilizando las herramientas Cadence Virtuoso y Cadence Virtuoso Assura. A partir del diseño de front-end del multiplicador GD propuesto de 8 x 8, se observó que el multiplicador GD logra una reducción de aproximadamente el 56% en el tiempo de cálculo y una reducción del 53% en el producto de potencia-tiempo en comparación con las arquitecturas de multiplicadores existentes. Una reducción adicional en el producto de potencia-tiempo se logra mediante la implementación de diseño físico del multiplicador propuesto debido al enrutamiento interno de subsistemas con el algoritmo de la ruta más corta. El multiplicador propuesto funciona mejor con multiplicaciones de orden superior y es adecuado para aplicaciones de alta gama.
Descripción
En los sistemas de cálculo que se utilizan con frecuencia en aplicaciones basadas en Procesamiento Digital de Señales (DSP) y Transformada Rápida de Fourier (FFT), los multiplicadores binarios desempeñan un papel crucial. Los multiplicadores son uno de los componentes aritméticos básicos utilizados, y requieren más recursos de hardware y tiempo de cálculo. Debido a esto, se han realizado numerosos estudios para disminuir el tiempo de cálculo y los requisitos de hardware. En este estudio de investigación sobre la reducción del tiempo de cálculo necesario, se propone un multiplicador binario de alta velocidad conocido como el multiplicador de Agrupación y Descomposición (GD). El multiplicador propuesto tiene como objetivo lograr competencia en algoritmos de procesamiento sobre arquitecturas de multiplicadores existentes mediante una combinación de la agrupación paralela de productos parciales del mismo tamaño y la descomposición de cada bit de producto parcial agrupado, con la suma final realizada utilizando un sumador lógico 5:2 (5LA). El uso de procesamiento paralelo y lógica de descomposición reduce el número de pasos de cálculo y, por lo tanto, logra una mayor velocidad en la multiplicación. La implementación de diseño físico y de front-end del multiplicador GD propuesto se ha realizado en la biblioteca de tecnología de 180 nm utilizando las herramientas Cadence Virtuoso y Cadence Virtuoso Assura. A partir del diseño de front-end del multiplicador GD propuesto de 8 x 8, se observó que el multiplicador GD logra una reducción de aproximadamente el 56% en el tiempo de cálculo y una reducción del 53% en el producto de potencia-tiempo en comparación con las arquitecturas de multiplicadores existentes. Una reducción adicional en el producto de potencia-tiempo se logra mediante la implementación de diseño físico del multiplicador propuesto debido al enrutamiento interno de subsistemas con el algoritmo de la ruta más corta. El multiplicador propuesto funciona mejor con multiplicaciones de orden superior y es adecuado para aplicaciones de alta gama.