Los multiplicadores de Booth de ancho fijo (FWBMs) generan un producto con el mismo ancho de bits que el operando y han sido ampliamente empleados en muchos sistemas digitales. Diversos esquemas de compensación de error de truncamiento (TEC) se han presentado para los diseños de FWBM, con el objetivo de reducir costos de hardware mientras se preserva la precisión de la operación. En general, los métodos TEC existentes funcionan adecuadamente para un ancho de bits exacto del operando pero no consideran el efecto TEC para las entradas de FWBM con diferentes niveles de ancho de bits. Para abordar este problema, proponemos un esquema de TEC adaptable al ancho de bits (BWATEC) para proporcionar funciones de TEC de alta precisión que se adaptan a los múltiples rangos numéricos de bits de entrada para un FWBM de bits (). También presentamos una arquitectura ajustable para un FWBM de 16 bits para habilitar el esquema propuesto BWATEC y evaluamos el rendimiento del hardware, utilizando la biblioteca de celdas estándar TSMC de 40 nm. En comparación con los enfoques de FWBM de 16 bits de contraste que utilizan métodos TEC de última generación, el diseño de FWBM habilitado con BWATEC propuesto puede lograr reducciones en el producto de área-demora-error del 7.9-50.9%, 17.1-69.5%, 29.9-82.2% y 100% para las entradas de 14 bits, 12 bits, 10 bits y 8 bits, respectivamente. Además, el FWBM de 16 bits resultante con BWATEC fue verificado mediante el uso de la matriz de compuertas programable en campo para la aceleración de redes neuronales convolucionales.