Multiplicación decimal en FPGA con un nuevo sumador/restador decimal
Autores: Véstias, Mário P.; Neto, Horácio C.
Idioma: Inglés
Editor: MDPI
Año: 2021
Acceso abierto
Artículo científico
2021
Multiplicación decimal en FPGA con un nuevo sumador/restador decimal
Categoría
Ingeniería y Tecnología
Subcategoría
Ingeniería de Software
Palabras clave
Formato decimal
Aritmética binaria
FPGA
Multiplicador
Licencia
CC BY-SA – Atribución – Compartir Igual
Consultas: 42
Citaciones: Sin citaciones
Los nuevos multiplicadores decimales propuestos en este documento mejoran los multiplicadores decimales paralelos de última generación. Comparados con las arquitecturas anteriores, los resultados de implementación muestran que los multiplicadores propuestos logran un área un 26% mejor y un rendimiento un 12% mejor. Además, los nuevos multiplicadores decimales reducen la brecha de área y rendimiento con los multiplicadores binarios y son más pequeños para operandos de 32 dígitos.
Descripción
Los nuevos multiplicadores decimales propuestos en este documento mejoran los multiplicadores decimales paralelos de última generación. Comparados con las arquitecturas anteriores, los resultados de implementación muestran que los multiplicadores propuestos logran un área un 26% mejor y un rendimiento un 12% mejor. Además, los nuevos multiplicadores decimales reducen la brecha de área y rendimiento con los multiplicadores binarios y son más pequeños para operandos de 32 dígitos.