En este artículo, mostramos un circuito de muestreo entrelazado por tiempo de dos etapas de 8 x 8 con una velocidad de muestreo de 60 GS/s, donde la no linealidad de la segunda etapa puede ser controlada utilizando el voltaje que optimiza las distorsiones estáticas del muestreador. Un algoritmo de calibración puede extraer las contribuciones no lineales de las etapas y compensarlas ajustando el voltaje de polarización óptimo. Esto también puede ser utilizado para cancelar los efectos no lineales del frente. El muestreador fue verificado al implementarlo en TSMC 5 nm FinFET, y se presenta un sistema de calibración en un transceptor de Modulación de Amplitud de Pulso, detectando y minimizando las no linealidades. El sesgo de voltaje óptimo del muestreador se obtuvo mediante la co-simulación del circuito con el bucle de calibración de linealidad implementado en Verilog-A. El histograma de la señal muestreada en la entrada del rebanador se muestra antes y después de la calibración para mostrar la mejora en la apertura del ojo muestreado. Además, el sesgo resultante es igual al que maximiza la distorsión armónica total en simulaciones transitorias con una señal de entrada de 1 GHz, obteniendo un mínimo de 48.5 dB de distorsión armónica total en diferentes condiciones de PVT.