Los circuitos monótonos son una clase de circuitos asíncronos de modo entrada-salida (IOM) que son más relajados en comparación con los circuitos asíncronos IOM cuasi-insensibles al retardo (QDI) en términos de señalizar la finalización del procesamiento interno. Algunos trabajos recientes han demostrado la superioridad de la lógica monótona sobre la lógica QDI para circuitos aritméticos como sumadores y multiplicadores. Este artículo presenta un nuevo sumador completo asincrónico de dos bits (TFA) monótono que puede ser duplicado y en cascada para formar un sumador de acarreo en cascada (RCA). Mientras que un RCA es un sumador lento con respecto al diseño síncrono, con respecto al diseño asincrónico IOM un RCA es un sumador notable ya que tiene quizás la menor latencia inversa que no es alcanzable a través de otros sumadores asincrónicos IOM. Convencionalmente, un RCA se construye mediante una cascada de sumadores completos de un bit (OFAs). Un OFA suma dos bits de entrada junto con cualquier acarreo de entrada y produce un bit de suma y cualquier acarreo de salida. Por otro lado, un TFA suma simultáneamente dos pares de bits de entrada junto con cualquier acarreo de entrada y produce dos bits de suma y cualquier acarreo de salida. Utilizando nuestro propuesto TFA monótono, realizamos un RCA para comparar su rendimiento con RCAs construidos utilizando diferentes OFAs asíncronos, y RCAs construidos utilizando TFAs existentes. Consideramos el popular esquema de codificación de doble riel insensible al retardo para codificar las entradas y salidas del sumador, y dos protocolos de comunicación de 4 fases, a saber, el protocolo de comunicación de retorno a cero (R0H) y el protocolo de comunicación de retorno a uno (R1H) por separado. Utilizamos un proceso CMOS de 28 nm para la implementación y consideramos una adición de 32 bits como ejemplo. Basándonos en las métricas de diseño estimadas, se derivaron las siguientes inferencias: (i) en comparación con el RCA que utiliza el OFA monótono de última generación, el RCA que incorpora el TFA propuesto logró una reducción del 26% en el tiempo de ciclo para R0H y una reducción del 28.5% en el tiempo de ciclo para R1H mientras disipaba casi la misma potencia; el tiempo de ciclo gobierna la tasa de aplicación de datos en un circuito asíncrono IOM, y (ii) en comparación con el RCA que comprende un TFA QDI de salida temprana, el RCA que incorpora el TFA propuesto logró una reducción del 22.3% en el tiempo de ciclo para R0H y una reducción del 25.4% en el tiempo de ciclo para R1H mientras disipaba moderadamente menos potencia. Además, en comparación con el existente TFA QDI de salida temprana, el TFA propuesto ocupa un 40.9% menos de área para R0H y un 42% menos de área para R1H.