Monitor de tiempo de múltiples etapas de sensibilidad a baja tensión y temperatura para aplicaciones de sistemas en chip
Autores: Sheng, Duo; Lin, Hsueh-Ru; Tai, Li
Idioma: Inglés
Editor: MDPI
Año: 2021
Acceso abierto
Artículo científico
2021
Monitor de tiempo de múltiples etapas de sensibilidad a baja tensión y temperatura para aplicaciones de sistemas en chip
Categoría
Ingeniería y Tecnología
Subcategoría
Ingeniería Eléctrica y Electrónica
Palabras clave
Monitor de tiempo
Diseño de SoC
Rendimiento
Tiempo estable
Esquema DVFS
Monitor de tiempo de múltiples etapas
Licencia
CC BY-SA – Atribución – Compartir Igual
Consultas: 43
Citaciones: Sin citaciones
El diseño de sistemas en chip (SoC) de alto rendimiento y complejos requiere un monitor de tiempo de alto rendimiento y estable para reducir los impactos de la incertidumbre del tiempo e implementar el esquema de escala dinámica de voltaje y frecuencia (DVFS) para la reducción general de energía.
Descripción
El diseño de sistemas en chip (SoC) de alto rendimiento y complejos requiere un monitor de tiempo de alto rendimiento y estable para reducir los impactos de la incertidumbre del tiempo e implementar el esquema de escala dinámica de voltaje y frecuencia (DVFS) para la reducción general de energía.