En este documento, se diseñó y midió un convertidor analógico a digital (ADC) para aplicaciones de banda ancha y alta resolución mediante la aplicación de la técnica de circuito simple para aliviar el tiempo de retroalimentación de la arquitectura de avance de alimentación de entrada. Con la técnica propuesta, un comparador de baja velocidad y una lógica de coincidencia dinámica de elementos (DEM) pueden aplicarse incluso para implementaciones de alta velocidad, lo que ayuda a disminuir la disipación de potencia. Se fabricaron dos prototipos utilizando topologías de rama de entrada ligeramente diferentes con un proceso CMOS de 0.18 um 2-polos y 4-metales, y se midieron para demostrar la efectividad de la técnica de circuito propuesta. El capacitor de muestreo y los capacitores DAC de retroalimentación se separaron en el prototipo A, mientras que se compartieron en el prototipo B. Los prototipos lograron 81.2 dB y 72.4 dB de SNDR en una banda de señal de 2.1 MHz, respectivamente.