Se propone un modulador delta-sigma de segundo orden (DSM) para circuitos integrados de lectura de aplicaciones de sensores que requieren un área pequeña y bajo consumo de energía. El DSM CIFF de segundo orden propuesto con la arquitectura de alimentación en cascada de integrador directo (CIFF) consiste básicamente en dos integradores, un cuantificador de 3 bits, un circuito de promediado ponderado de datos (DWA) y un generador de reloj. El uso del cuantificador de 3 bits en lugar del cuantificador de 1 bit reduce el tamaño del capacitor de retroalimentación en el primer integrador. El cuantificador de 3 bits está diseñado en base a un convertidor analógico-digital de registro de aproximación sucesiva para una implementación de área pequeña y bajo consumo de energía. Además, el DSM CIFF de segundo orden propuesto tiene una sola fuente sin un controlador de referencia adicional y tiene un amplio rango de voltaje de entrada analógico con riel a riel. El DSM CIFF de segundo orden propuesto, implementado utilizando un proceso CMOS de 130 nm 1-poly 6-metal con una fuente de 1.5 V, tiene un área de 0.096 mm. Tiene una frecuencia de muestreo de 500 kHz para la implementación de un ancho de banda de entrada de 2 kHz y una relación de sobremuestreo de 125. La relación señal-ruido y distorsión máxima medida es de aproximadamente 90 dB cuando la señal de entrada analógica diferencial tiene una frecuencia de 353 Hz y una amplitud de 1.2 Vpp. El rango dinámico medido es de aproximadamente 96.3 dB.