En este artículo, desarrollamos un modelo simple y preciso para evaluar la demora de propagación en compuertas de Lógica de Modo de Corriente MOS (MCML). El modelo describe el comportamiento de las compuertas MCML de manera lineal a pesar de que los circuitos en sí mismos son no lineales. De hecho, demostramos que se puede utilizar un modelo lineal, siempre y cuando, para cada parámetro de pequeña señal, se utilice su valor promedio calculado entre los dos estados lógicos de conmutación diferentes. El modelo propuesto se valida a través de simulaciones de compuertas universales MCML diseñadas utilizando procesos nanométricos modernos. El modelo pronostica valores simulados con un error inferior al 4% y 20% en CMOS estándar de 65 nm y Silicio-Sobre-Aislante Totalmente Agotado (FD-SOI) de 28 nm, respectivamente.