El diseño de umbral cercano se emplea ampliamente en los circuitos de bajo consumo energético, pero sufre de una alta sensibilidad a la variación del proceso, lo que conduce a una variación del retardo de 2X debido a los efectos de temperatura. Por lo tanto, no es despreciable. En este documento, proponemos un modelo analítico para la variación del retardo de la compuerta considerando los efectos de temperatura en la región del umbral cercano. El modelo de variación del retardo se construye en base a la distribución log-curtosis-normal mediante el ajuste de momentos. Además, para tratar con compuertas complejas, se propone un enfoque de aproximación de voltaje de umbral multivariado de transistores apilados. También, se cuantifican tres métricas de retardo (variabilidad del retardo, puntos percentiles) y se comparan con otros trabajos conocidos. Los resultados experimentales muestran que el máximo de variabilidad del retardo es del 5% en comparación con la simulación de Monte Carlo y mejora 5X en compuertas apiladas en comparación con la distribución lognormal. Además, vale la pena mencionar que, el modelo propuesto presenta excelentes ventajas en compuertas apiladas, mejorando de 5X a 10X en precisión en comparación con otros trabajos.