Los NanoSheet-Gate-All-Around-FETs (NS-GAAFETs) son comúnmente reconocidos como la tecnología futura para impulsar la escala del nodo digital en el rango sub-3 nm. Los NS-GAAFETs se espera que reemplacen a los FinFETs en unos pocos años, ya que proporcionan un control de compuerta altamente electrostático gracias a la estructura GAA, con cuatro lados del canal NS completamente envueltos por la compuerta. Al mismo tiempo, se ha demostrado que la sección transversal rectangular de NS es efectiva en su fuerza de conducción gracias a su alta corriente de saturación, ajustable a través del ancho de NS utilizado como parámetro de diseño. En este trabajo, desarrollamos un modelo compacto de NS-GAAFET y lo utilizamos para vincular parámetros peculiares de dispositivos individuales al rendimiento del circuito digital. En particular, utilizamos el conocido solucionador central BSIM-CMG para transistores multigate como punto de partida y desarrollamos una red resistiva y capacitiva ad hoc para modelar la estructura geométrica y física de NS-GAAFET. Luego, empleamos el modelo desarrollado para diseñar y optimizar un inversor digital y un oscilador de anillo de cinco etapas, que utilizamos como referencia de rendimiento para la tecnología NS-GAAFET. A través de simulaciones SPICE de Cadence Virtuoso, investigamos el rendimiento digital de NS-GAAFET para nodos de alto rendimiento y baja potencia, de acuerdo con el nodo futuro promedio presente en la Hoja de Ruta Internacional para Dispositivos y Sistemas. Enfocamos nuestro análisis en los principales parámetros tecnológicos diferentes con respecto a FinFET, es decir, los espaciadores internos y externos. Nuestros resultados resaltan que en los futuros nodos tecnológicos, la elección de materiales dieléctricos alternativos de baja constante dieléctrica para los espaciadores NS asumirá una importancia creciente, siendo tan relevante, o incluso más relevante, que la alineación fotolitográfica y la resolución a escala sub-nm.