El avance de la tecnología de celda multinivel que permite almacenar múltiples bits en una sola celda de memoria flash NAND ha aumentado la densidad y la asequibilidad de las unidades de estado sólido (SSD). Sin embargo, el aumento de la asimetría de latencia entre lectura y escritura intensifica la gravedad de la interferencia de lectura/escritura, por lo que las lecturas no pueden procesarse durante mucho tiempo debido a la ocupación extendida de los recursos de memoria flash de escritura. Las técnicas de mitigación a nivel de capa de traducción flash (FTL) existentes pueden asignar recursos de memoria flash de manera equilibrada teniendo en cuenta la interferencia de lectura/escritura; sin embargo, debido a la utilización ineficiente de los recursos de memoria flash paralelos, el efecto en la mejora del rendimiento es restrictivo. Desde las perspectivas del patrón de acceso predicho y la concurrencia disponible de los recursos de memoria flash, proponemos un esquema de partición de canal consciente de la paralelización que evita la degradación del rendimiento de SSD causada por la interferencia de lectura/escritura. Además, se logra una mejora adicional de rendimiento al reasignar páginas vulnerables a la interferencia mediante una migración de recolección de basura (GC) aprovechada. Los resultados de evaluación mostraron que en comparación con la solución existente, se redujo la latencia promedio de lectura en un 11.6% y la latencia promedio de escritura en un 6.0%, con una sobrecarga de almacenamiento despreciable.