Las matrices de puertas programables en campo (FPGAs), conocidas por su naturaleza reconfigurable, ofrecen una flexibilidad y rentabilidad incomparables en la experimentación de ingeniería. Se erigen como la plataforma quintesencial para la aceleración de hardware y la validación de prototipos. Con la creciente ubicuidad de los chips de FPGA y la escala en aumento de los diseños de sistemas, la importancia de sus herramientas de Automatización del Diseño Electrónico (EDA) asociadas nunca ha sido tan pronunciada. El proceso de ubicación, que sirve como el eje central en la EDA de FPGA, influye directamente en el desarrollo de FPGA y la eficiencia operativa. Este documento introduce una metodología de ubicación de FPGA basada en el marco Verilog-to-Routing (VTR). Introducimos un enfoque de empaquetado novedoso fundamentado en el algoritmo de Blossom de Edmonds ponderado, asegurando que la estrategia de generación de CLB se alinee más estrechamente con una distribución equilibrada de carga. Además, mejoramos el proceso de ubicación del resolvedor impulsado por campo eléctrico para las ubicaciones de CLB y aprovechamos el diseño acelerado por GPU. Los resultados experimentales demuestran mejoras sustanciales sobre el algoritmo VTR tradicional, con una optimización promedio del 28.42% en el tiempo de ejecución del proceso de empaquetado, una relación de aceleración promedio de 2.85 veces en la fase de ubicación y una reducción del 39.97% en el consumo total de tiempo de empaquetado y ubicación.