Las Memorias de Acceso Aleatorio Estático (SRAM) basadas en Arrays de Puertas Programables en Campo (FPGAs) se utilizan cada vez más en muchos dominios de aplicación debido a su mayor densidad lógica y capacidades de reconfiguración. Sin embargo, con las FPGAs de última generación fabricadas en los nodos tecnológicos más recientes, la fiabilidad se está convirtiendo en un problema importante, especialmente para sistemas críticos de seguridad como aviónica, automoción, aeroespacial, robótica industrial, médica y financiera. Por lo tanto, las metodologías de diseño de sistemas tolerantes a fallos se han vuelto esenciales en los dominios de aplicación mencionados anteriormente. El Flujo de Diseño de Aislamiento (IDF) es una de esas metodologías de diseño que tiene perspectivas prometedoras debido a su capacidad para aislar módulos de diseño lógico a nivel físico con fines de contención de fallos. Este documento propone una metodología para evaluar la efectividad del IDF. Para hacerlo, se utiliza la ingeniería inversa para permitir la inyección de fallos en los diseños de IDF con cambios mínimos en el bit-stream. Esto reduce significativamente el tiempo necesario para inyectar un fallo, acelerando así el proceso de evaluación. Luego, esta metodología se aplica a un estudio de caso de una aplicación de criptografía de un solo chip en un SoC ZynQ. Específicamente, un diseño de Duplicación con Comparación del Estándar de Cifrado Avanzado (AES DWC) se aísla físicamente con IDF y posteriormente se somete a Inyección de Fallos a nivel de trama en la memoria de configuración.