DEVS (Especificación de Sistemas de Eventos Discretos) se utiliza ampliamente en los campos de modelado y simulación para diseñar, validar e implementar sistemas de respuesta complejos. DEVS proporciona un formalismo robusto para el diseño de sistemas utilizando modelos basados en eventos y estados con información temporal explícitamente definida. Extendemos el modelo RTL-DEVS basado en el formalismo DEVS para habilitar parte de la simulación de Verilog en herramientas de simulación basadas en DEVS. La simulación basada en la metodología RTL-DEVS, que imita el banco de pruebas y el módulo de comportamiento de Verilog, confirmó a través de experimentos que la simulación RTL se puede realizar de manera suficiente a través del proceso de elaboración de código. En múltiples resultados de simulación, la simulación de Verilog y la simulación basada en RTL-DEVS pudieron generar resultados equivalentes bajo condiciones limitadas. El modelado basado en el formalismo DEVS se puede extender a otros simuladores basados en DEVS al utilizar herramientas de intercambio de tipo de modelo, lo que significa que las funciones avanzadas o clases de herramientas de simulación RTL se pueden aplicar utilizando herramientas de lenguajes de alto nivel.