Diseño de mejoras en convertidores ADC sigma-delta rápidos, de alto orden e incrementales para sensores de imagen CMOS apilados de bajo ruido
Autores: Freitas, Luis Miguel Carvalho; Morgado-Dias, Fernando
Idioma: Inglés
Editor: MDPI
Año: 2021
Acceso abierto
Artículo científico
2021
Diseño de mejoras en convertidores ADC sigma-delta rápidos, de alto orden e incrementales para sensores de imagen CMOS apilados de bajo ruido
Categoría
Ingeniería y Tecnología
Subcategoría
Ingeniería Eléctrica y Electrónica
Palabras clave
Dispositivos de imagen CMOS
Aplicaciones industriales
áreas científicas
Rendimiento del ruido
Consumo de energía
Características del sensor.
Licencia
CC BY-SA – Atribución – Compartir Igual
Consultas: 60
Citaciones: Sin citaciones
Los dispositivos modernos de imagen CMOS están presentes en todas partes, en forma de escáneres de línea, área y profundidad. Estos dispositivos de imagen se pueden utilizar en el campo automotriz, en aplicaciones industriales, en el mercado de consumidores y en diversas áreas médicas y científicas. En particular, en aplicaciones industriales y científicas, el rendimiento de ruido en condiciones de poca luz o las características de alto rango dinámico son a menudo los casos de interés, combinados con una baja disipación de energía y altas velocidades de cuadro. En este sentido, el rendimiento del piso de ruido y el consumo de energía son el foco de este trabajo, dado que ambos están interconectados y juegan un papel directo en las características restantes del sensor. Se sabe que las fuentes de ruido térmico y de parpadeo son los principales contribuyentes a la degradación del rendimiento del sensor, en lo que respecta al ruido de imagen de salida del sensor. Este documento presenta una forma indirecta de reducir tanto las contribuciones de ruido térmico como de parpadeo mediante el uso de circuitos de lectura de columna de suministro de voltaje bajo con óxido delgado y convertidores sigma-delta incrementales de 3er orden rápidos con capacidades de conformación de ruido (para proporcionar muestras digitales de salida de bajo ruido-74 Vrms; 0.7 e-rms; a 105 V/e-), y así realizar el muestreo doble correlacionado en poco tiempo (19 s), mientras disipa baja potencia significativa (346 W). A lo largo de las extensas simulaciones paramétricas a nivel de transistor, la ruta de lectura produjo una no linealidad del 1.2%, con una capacidad de saturación competitiva (6.5 ke-) por píxel. Además, este documento aborda el paralelismo de lectura como el punto principal de interés, desacoplando la resolución del ruido de imagen y la velocidad de cuadro, en prácticamente cualquier resolución de matriz. El diseño y las simulaciones se realizaron con las herramientas Virtuoso 6.17 (Cadence Design Systems, San José, CA, EE. UU.) utilizando modelos Spectre del Kit de Desarrollo de Proceso de Imagen TS18IS de 0.18 um (Tower Jazz Semiconductor, Migdal Haemek, Israel).
Descripción
Los dispositivos modernos de imagen CMOS están presentes en todas partes, en forma de escáneres de línea, área y profundidad. Estos dispositivos de imagen se pueden utilizar en el campo automotriz, en aplicaciones industriales, en el mercado de consumidores y en diversas áreas médicas y científicas. En particular, en aplicaciones industriales y científicas, el rendimiento de ruido en condiciones de poca luz o las características de alto rango dinámico son a menudo los casos de interés, combinados con una baja disipación de energía y altas velocidades de cuadro. En este sentido, el rendimiento del piso de ruido y el consumo de energía son el foco de este trabajo, dado que ambos están interconectados y juegan un papel directo en las características restantes del sensor. Se sabe que las fuentes de ruido térmico y de parpadeo son los principales contribuyentes a la degradación del rendimiento del sensor, en lo que respecta al ruido de imagen de salida del sensor. Este documento presenta una forma indirecta de reducir tanto las contribuciones de ruido térmico como de parpadeo mediante el uso de circuitos de lectura de columna de suministro de voltaje bajo con óxido delgado y convertidores sigma-delta incrementales de 3er orden rápidos con capacidades de conformación de ruido (para proporcionar muestras digitales de salida de bajo ruido-74 Vrms; 0.7 e-rms; a 105 V/e-), y así realizar el muestreo doble correlacionado en poco tiempo (19 s), mientras disipa baja potencia significativa (346 W). A lo largo de las extensas simulaciones paramétricas a nivel de transistor, la ruta de lectura produjo una no linealidad del 1.2%, con una capacidad de saturación competitiva (6.5 ke-) por píxel. Además, este documento aborda el paralelismo de lectura como el punto principal de interés, desacoplando la resolución del ruido de imagen y la velocidad de cuadro, en prácticamente cualquier resolución de matriz. El diseño y las simulaciones se realizaron con las herramientas Virtuoso 6.17 (Cadence Design Systems, San José, CA, EE. UU.) utilizando modelos Spectre del Kit de Desarrollo de Proceso de Imagen TS18IS de 0.18 um (Tower Jazz Semiconductor, Migdal Haemek, Israel).