El propósito principal del método propuesto en este artículo es reducir el número de elementos de tabla de búsqueda (LUT) en circuitos lógicos de dispositivos secuenciales. Los dispositivos están representados por modelos de máquinas de estado finito Mealy (FSMs). Estos son llamados FSMs MPY basados en dos métodos de descomposición estructural (la sustitución de entradas y la codificación de colecciones de salidas). La idea principal es utilizar dos tipos de códigos de estado para implementar sistemas de funciones booleanas parciales. Algunas funciones se basan en códigos binarios máximos; otras funciones dependen de códigos de estado extendidos. La reducción en el recuento de LUT se basa en el uso del método de asignación de estado doble. El método propuesto permite obtener circuitos de FSM basados en FPGA con cuatro niveles lógicos. Solo se requiere un LUT para implementar el circuito correspondiente a cualquier función parcial. Se muestra un ejemplo de síntesis de FSM utilizando el método propuesto. Los resultados de los experimentos realizados muestran que el enfoque propuesto produce circuitos de FSM basados en LUT con mejores características área-temporales que los circuitos producidos utilizando métodos como Auto y One-hot de Vivado, JEDI y FSMs MPY. En comparación con los FSMs MPY, los valores de recuento de LUT mejoran. En promedio, esta mejora es del 8,98%, pero la ganancia alcanza el 13,65% para FSMs bastante complejos. La frecuencia de operación máxima se mejora ligeramente en comparación con los circuitos de FSMs MPY (hasta un 0,64%). Tanto para el recuento de LUT como para la frecuencia, la ganancia aumenta junto con el crecimiento de los números de entradas, salidas y estados de FSM.