Reducir una tensión de suministro para minimizar el consumo de energía en la memoria es una consideración importante en este campo de estudio. En la memoria de acceso aleatorio estática (SRAM), se puede lograr una energía óptima al reducir la tensión cerca del nivel de voltaje umbral para la computación de voltaje cercano al umbral (NTC). Sin embargo, reducir drásticamente el voltaje operativo degrada la estabilidad de la SRAM. Por lo tanto, en la SRAM convencional de 6T, es casi imposible leer datos exactos, incluso cuando ocurre una pequeña variación del proceso. Para abordar este problema, se propone una estructura de SRAM de 8T que puede ser ampliamente utilizada para mejorar la estabilidad de lectura en operaciones de voltaje más bajo. En este artículo, investigamos el efecto de sesgo de longitud de canal en el transistor de acceso de lectura de la SRAM de 8T en NTC y comparamos esto con la SRAM de 6T. La estabilidad de lectura se puede mejorar al suprimir la corriente de fuga debido a la longitud del canal más larga. Los resultados de la simulación muestran que, en NTC, se puede lograr una reducción de error de lectura de hasta 12 veces mediante el sesgo de longitud de canal de 20 nm en la SRAM de 8T en comparación con la SRAM de 6T.