Un evento de descarga electrostática (ESD) puede afectar negativamente la confiabilidad de los circuitos integrados. Por lo tanto, se estudió la mejora de la inmunidad ESD en componentes de transistor de efecto de campo de metal-óxido-semiconductor difundido lateral de alta tensión (HV nLDMOS) a través de ingeniería de diseño del lado del drenaje. Esto implicó ajustar el voltaje de operación, mejorar el fenómeno de encendido no uniforme y examinar los efectos de las estructuras de dispositivos incrustados en la ESD. Todas las arquitecturas propuestas para mejorar la inmunidad ESD en este trabajo fueron medidas y evaluadas utilizando un sistema de pulso de línea de transmisión. Se obtuvieron los resultados correspondientes de voltaje de disparo (V), voltaje de retención (V) y corriente de ruptura secundaria (I) de los dispositivos probados.