La arquitectura especial del acelerador ha logrado un gran éxito en la arquitectura del procesador, y es una tendencia en el desarrollo de la arquitectura informática. Sin embargo, dado que el patrón de acceso a la memoria de un acelerador es relativamente complicado, el rendimiento de acceso a la memoria es relativamente pobre, lo que limita la mejora general del rendimiento de los aceleradores de hardware. Además, los controladores de memoria para aceleradores de hardware han sido escasamente investigados. Consideramos que un controlador de memoria especial para aceleradores es esencial para mejorar el rendimiento de acceso a la memoria. Con este fin, proponemos un controlador de memoria de acceso aleatorio dinámico (DRAM) llamado NNAMC para aceleradores de redes neuronales, que monitorea el flujo de acceso a la memoria de un acelerador y lo transfiere al esquema de asignación de direcciones óptimo basado en las características de acceso a la memoria. NNAMC incluye una unidad de predicción de acceso al flujo (SAPU) que analiza el tipo de flujo de datos al que accede el acelerador a través del hardware, y diseña la asignación de direcciones para diferentes bancos utilizando un modelo de partición de bancos (BPM). El método de asignación de imágenes y la arquitectura de hardware fueron analizados en un acelerador de redes neuronales práctico. En el experimento, NNAMC logró una latencia de acceso significativamente menor del acelerador de hardware que los esquemas de asignación de direcciones competidores, aumentó el ratio de aciertos del búfer de filas en un 13,68% en promedio (hasta un 26,17%), redujo la latencia de acceso del sistema en un 26,3% en promedio (hasta un 37,68%), y redujo el costo del hardware. Además, también confirmamos que NNAMC se adaptó eficientemente a diferentes parámetros de red.