La fluctuación de fase es uno de los factores cruciales en la electrónica digital moderna, que determina la fiabilidad de un diseño. Este documento presenta un enfoque novedoso para diseñar un sistema de comparación de fluctuaciones y una metodología para chips FPGA utilizando una Línea de Retardo Tocada (TDL), comúnmente utilizada para implementar un Convertidor de Tiempo a Digital (TDC). El diseño y su revisión utilizando latches en lugar de algunos flip-flops se presentan y discuten, con posibles mejoras adicionales. Se verifica y presenta una influencia mínima de la temperatura. Se discute la metodología de medidas relativas automatizadas de fluctuaciones. Se miden múltiples configuraciones de ruta de señal de reloj de FPGA diferentes, y se presentan los resultados. Se identifica la influencia del enrutamiento de reloj como crítica cuando se omiten los módulos MMCM o PLL. Se demuestra que con una asignación cuidadosa de recursos y enrutamiento, el rendimiento de fluctuación de la señal de reloj no tiene por qué deteriorarse por la ausencia de bloques de filtrado de fluctuaciones. La técnica propuesta se implementó y verificó, y se midió el rendimiento relativo de fluctuación en la plataforma FPGA AMD/Xilinx Artix 7 35T.