Reduciendo hardware en Máquinas de Estados Finitos Mealy basadas en LUT con colecciones codificadas de salidas
Autores: Barkalov, Alexander; Titarenko, Larysa; Mazurkiewicz, Magorzata
Idioma: Inglés
Editor: MDPI
Año: 2022
Acceso abierto
Artículo científico
2022
Reduciendo hardware en Máquinas de Estados Finitos Mealy basadas en LUT con colecciones codificadas de salidas
Categoría
Ingeniería y Tecnología
Subcategoría
Ingeniería Eléctrica y Electrónica
Palabras clave
Método propuesto
área de chip
Máquinas de estado finito Mealy
FPGA
Elementos LUT
Descomposición estructural
Licencia
CC BY-SA – Atribución – Compartir Igual
Consultas: 23
Citaciones: Sin citaciones
Se propone un método que se enfoca en reducir el área ocupada por elementos lógicos al crear el circuito de máquinas de estados finitos (FSMs) de Mealy. El método propuesto está dirigido a circuitos de FSM implementados con recursos internos de matrices de compuertas programables en campo (FPGA). El área de chip requerida se estima por el número de elementos de tabla de búsqueda (LUT) en un circuito particular. El método se basa en la aplicación mutua de dos métodos de descomposición estructural. El primero de ellos se basa en dividir el conjunto de salidas y utilizar la codificación unitaria-máxima de colecciones de salidas de FSM. El segundo método se basa en dividir el conjunto de estados por clases de estados compatibles. La optimización se logra reemplazando los códigos de estado binario máximo por códigos de dos partes propuestos en este artículo. Cada código de estado de dos partes consiste en un código de una clase que incluye un estado particular y un código binario máximo de este estado dentro de una clase particular. El enfoque propuesto conduce a circuitos de Mealy FSM basados en LUT de tres niveles. El primer nivel lógico genera tres tipos de funciones parciales: salidas codificadas unitariamente, variables que codifican colecciones de salidas y funciones de memoria de entrada. Cada función parcial está representada por un circuito que incluye un solo LUT. Los LUT del segundo nivel lógico generan los valores finales de estas funciones. Los LUT del tercer nivel implementan salidas utilizando colecciones de salidas. Se discute un ejemplo de síntesis aplicando el método propuesto. Se realizaron experimentos utilizando FSMs de referencia estándar. Sus resultados mostraron una mejora significativa en el área ocupada por un circuito de FSM. El recuento de LUT disminuyó en promedio un 9.49%. El efecto secundario positivo del método propuesto fue aumentar el valor de la frecuencia de operación máxima (en promedio, un 8.73%). Se recomienda utilizar el método propuesto si la implementación de un circuito de FSM basado en LUT de un solo nivel es imposible.
Descripción
Se propone un método que se enfoca en reducir el área ocupada por elementos lógicos al crear el circuito de máquinas de estados finitos (FSMs) de Mealy. El método propuesto está dirigido a circuitos de FSM implementados con recursos internos de matrices de compuertas programables en campo (FPGA). El área de chip requerida se estima por el número de elementos de tabla de búsqueda (LUT) en un circuito particular. El método se basa en la aplicación mutua de dos métodos de descomposición estructural. El primero de ellos se basa en dividir el conjunto de salidas y utilizar la codificación unitaria-máxima de colecciones de salidas de FSM. El segundo método se basa en dividir el conjunto de estados por clases de estados compatibles. La optimización se logra reemplazando los códigos de estado binario máximo por códigos de dos partes propuestos en este artículo. Cada código de estado de dos partes consiste en un código de una clase que incluye un estado particular y un código binario máximo de este estado dentro de una clase particular. El enfoque propuesto conduce a circuitos de Mealy FSM basados en LUT de tres niveles. El primer nivel lógico genera tres tipos de funciones parciales: salidas codificadas unitariamente, variables que codifican colecciones de salidas y funciones de memoria de entrada. Cada función parcial está representada por un circuito que incluye un solo LUT. Los LUT del segundo nivel lógico generan los valores finales de estas funciones. Los LUT del tercer nivel implementan salidas utilizando colecciones de salidas. Se discute un ejemplo de síntesis aplicando el método propuesto. Se realizaron experimentos utilizando FSMs de referencia estándar. Sus resultados mostraron una mejora significativa en el área ocupada por un circuito de FSM. El recuento de LUT disminuyó en promedio un 9.49%. El efecto secundario positivo del método propuesto fue aumentar el valor de la frecuencia de operación máxima (en promedio, un 8.73%). Se recomienda utilizar el método propuesto si la implementación de un circuito de FSM basado en LUT de un solo nivel es imposible.