Este trabajo presenta el diseño detallado de un Convertidor de Datos Analógicos a Digitales de Aproximación Sucesiva (SAR ADC) utilizando tecnología de circuitos integrados CMOS de bulk de 180 nm. El enfoque del estudio se centra en reemplazar el típico arreglo de Registro de Aproximación Sucesiva con una Máquina de Estados Finitos. Este convertidor cuenta con una arquitectura totalmente diferencial y bipolar, lo que conduce al comportamiento no lineal de SAR lógico. Una novedosa lógica de control digital mitiga los errores de conversión a través de las condiciones en los estados lógicos previos. El esquema lógico, en combinación con un comparador continuo robusto, demuestra tolerancia a las variaciones de Proceso, Voltaje y Temperatura. La arquitectura no incluye calibración o redundancias adicionales en simulaciones posteriores al diseño para enfatizar los beneficios exclusivos de la nueva lógica SAR. El SAR ADC propuesto logra un número efectivo de bits de 14.07 con una figura de mérito de Walden de 7.04 fJ/paso de conversión en aplicaciones biomédicas.