Los actuales Field Programmable Gate Arrays (FPGAs) proporcionan enlaces de enrutamiento rápidos y lógica especial para realizar operaciones de acarreo; sin embargo, estos recursos también pueden ser utilizados para implementar circuitos no aritméticos. En este documento se presenta un nuevo enfoque para mapear funciones lógicas en cadenas de acarreo. A diferencia de otros enfoques, la técnica propuesta puede aplicarse a cualquier función lógica. La técnica presentada incluye: (1) una arquitectura compuesta por bloques que implementan funciones AND y OR (llamadas CANDs y CORs, respectivamente) mediante Tablas de Búsqueda (LUTs) y recursos de cadenas de acarreo; y (2) un algoritmo de mapeo para reducir tanto el retardo de la ruta crítica como el número de recursos de FPGA utilizados. El algoritmo utiliza una heurística para interconectar CORs y CANDs con el fin de reducir el retardo. El problema de mapear los máximos términos (o mínimos términos) de una función en LUTs se ha modelado como un problema de Empaquetado de Conjuntos (SBP). Dado que SBP es NP-Difícil, se ha propuesto un algoritmo voraz basado en la heurística de Primer Ajuste Decreciente (FFD). Los resultados obtenidos se han comparado con la técnica convencional utilizando tanto la optimización de velocidad como de área. Con este propósito, se ha generado un gran conjunto sintético de casos de prueba. La técnica propuesta mejora tanto los resultados de velocidad como de área para la gran mayoría de funciones cuya implementación convencional requiere más de cuatro niveles lógicos. Es importante destacar que la mejora de un parámetro (velocidad o área) no se logra a expensas del otro.