Las FPGAs pueden proporcionar aceleración específica de la aplicación para tareas computacionalmente exigentes. Sin embargo, rara vez se consideran plataformas de propósito general debido a la baja productividad del desarrollo de software y al largo tiempo de reconfiguración. Estos problemas pueden ser mitigados mediante la implementación de una superposición más gruesa sobre la estructura de la FPGA. Combinar este enfoque con la reconfiguración parcial permite la modificación de elementos de procesamiento individuales (PEs) de la arquitectura virtual sin alterar el resto del sistema. La reubicación de módulos se puede utilizar para compartir detalles de implementación entre PEs funcionalmente equivalentes que utilizan conjuntos idénticos de recursos, eliminando así ejecuciones de colocación y enrutamiento redundantes. La planificación de piso adecuada es crucial para Arquitecturas Reconfigurables de Grano Grueso Virtuales (CGRAs) con PEs reubicables considerando su tendencia a utilizar patrones de conexión de vecinos más cercanos. Requiere resolver dos problemas: encontrar regiones idénticas en la estructura de la FPGA y asignar particiones individuales a ciertas ubicaciones. Este artículo presenta mejoras menores de una solución de vanguardia para el primero y propone una técnica novedosa para resolver el otro. El planificador de piso automatizado propuesto utiliza búsqueda en anchura modificada con penalizaciones basadas en dirección para crear un plan de piso inicial consistente con la geometría del conjunto lógico, luego mejora el resultado con optimización local 2-opt. En comparación con las soluciones de recocido simulado, el enfoque propuesto permite reducir el tiempo de planificación de piso en dos a tres órdenes de magnitud sin comprometer la calidad de los resultados.