A medida que la escala y complejidad de los chips continúan aumentando, el diseño de chips se vuelve cada vez más desafiante. Los diseñadores suelen necesitar múltiples iteraciones para lograr resultados satisfactorios, pero el tiempo sustancial requerido para cada modificación agrava la presión temporal en el proceso de diseño de chips. Los métodos incrementales son una técnica efectiva para acortar el tiempo de iteración de desarrollo. Por lo tanto, este documento propone una técnica de diseño de diseño incremental basada en módulos que utiliza la estructura jerárquica del netlist no aplanado. Hemos desarrollado una herramienta EDA incremental para evaluación de versiones intermedias, que cubre el proceso desde RTL hasta el DEF de colocación. Esta herramienta permite una síntesis y diseño más rápidos, ayudando a los diseñadores a evaluar la viabilidad del diseño RTL actual, acelerando así la estimación del PPA (Potencia, Rendimiento y Área) durante las iteraciones de versión. Ayuda a tomar mejores decisiones para el diseño RTL y la síntesis lógica, acortando consecuentemente el tiempo de iteración del desarrollo del chip.