Diseño de jerarquía de caché integrada en enrutador para cómputo altamente paralelo en sistemas CMP eficientes
Autores: Zhao, Huatao; Jia, Xu; Watanabe, Takahiro
Idioma: Inglés
Editor: MDPI
Año: 2019
Acceso abierto
Artículo científico
2019
Diseño de jerarquía de caché integrada en enrutador para cómputo altamente paralelo en sistemas CMP eficientes
Categoría
Ingeniería y Tecnología
Subcategoría
Ingeniería Eléctrica y Electrónica
Palabras clave
Chip
Jerarquía de caché
Coherencia de datos
Red de enrutadores
Nivel de caché privado
Compartir datos
Licencia
CC BY-SA – Atribución – Compartir Igual
Consultas: 23
Citaciones: Sin citaciones
En los sistemas actuales de Chip Multi-Processor (CMP), el intercambio de datos existente en la jerarquía de caché actúa como un problema crítico que cuesta muchas ciclos de reloj para mantener la coherencia de datos.
Descripción
En los sistemas actuales de Chip Multi-Processor (CMP), el intercambio de datos existente en la jerarquía de caché actúa como un problema crítico que cuesta muchas ciclos de reloj para mantener la coherencia de datos.