La memoria en chip es uno de los componentes principales de los aceleradores de aprendizaje profundo. En general, el área utilizada por la memoria en chip representa alrededor del 30% del área total del chip. Con la creciente complejidad de los algoritmos de aprendizaje profundo, se convertirá en un desafío para los aceleradores integrar una memoria en chip mucho más grande que responda a las necesidades del algoritmo, mientras que la memoria en chip para la computación de múltiples precisiones es requerida por las diferentes precisiones (como FP32, FP16) en los cálculos de entrenamiento e inferencia. Para resolverlo, este artículo explora el uso de memoria de puerto único (SPM) en aceleradores de aprendizaje profundo basados en matrices sístolicas. Proponemos métodos de transformación para escenarios de cálculo de múltiples precisiones, respectivamente, para evitar el conflicto de solicitudes de lectura y escritura simultáneas en el SPM. Luego, demostramos que los dos métodos son factibles y pueden implementarse en hardware sin afectar la eficiencia de cálculo del acelerador. Los resultados experimentales muestran que ambos métodos tienen aproximadamente un 30% y un 25% de mejora en cuanto al costo de área cuando el acelerador integra SPM sin afectar el rendimiento del acelerador, mientras que el costo de hardware es casi despreciable.